お勉強タスクとしての“FPGA時計” ～ 何とかつまずきモードから脱出 (^^v

私自身のお勉強タスクとしてスタートした“FPGA時計”のプロジェクトだが、前回の記事ではいきなり「トホホ」な状態をお見せすることとなってしまった。

はい、無事に復活でございます～
原因が判ってしまえば何てことはないんだけど・・・　という状態ですな。

さらっとだけお話ししておくと、VHDLの文法的には正しかったんだけど、FPGAの仕様上「やってはいけないこと」を例のシフトレジスタの制御で使っていたということでして・・・ はい。

なので、シミュレーションは問題なく動いていたのに、実際の回路を生成しようとするとうまく生成できなかったというオチでごぜ～ます

ということで、固定パターンの表示テストまではOKなので、時計のカウント部分と、時刻を設定する部分もさっさとやっつけますか